芯华章在ISEDA 2026联合发布大模型芯片验证新突破

在芯片设计验证向智能化演进的过程中，如何高效、自动地生成高可靠的SystemVerilog Assertion（SVA），一直是这个行业长期待解的系统性难题。

去年，EDA国创中心与芯华章在DVCon China上首次展示了用大模型驱动SVA自动生成，初步试探了AI在这一领域的应用潜力。如今，三方研究团队——包括EDA国创中心、芯华章科技与智维创芯——在新加坡举办的2026 ISEDA国际电子设计自动化学术会议上，拿出了更深入的成果。

核心问题很明确：生成能力不等于可信能力。AI输出的断言如果没有经过严格验证，反而可能给验证流程埋下地雷。芯华章在这次研究中提出了一个关键思路——芯片验证智能体的“证据闭环”框架。要让AI Agent真正进入工业级验证流程，核心在于把它的生成物变成可审校、可复现、可追溯、可治理的工程证据。只有做到这一点，AI的“生成力”才能转化为验证流程真正能接受的“可信生产力”。

这次的研究没有停留在概念验证层面，而是直接奔着工业级落地需求去。针对前期实践中暴露的几个技术瓶颈，研究团队提出了以数据为中心的SVA Generator框架，通过抽象语法树（AST）约束注入和基于属性等价性形式化验证的SVA语义一致性评测方法，实现了从“工程可行”到“工业级可靠”的关键跨越。

直面工业级瓶颈：传统大模型为什么难啃SVA这块硬骨头？

在芯片验证流程中，SVA是可执行的规范，也是动态仿真和形式化验证的核心。但手动编写SVA对工程师的要求极高——不仅需要扎实的线性时序逻辑基础，还要精通硬件时钟、复位规约和时序算子的使用。既耗时，又容易出错。

通用大模型在软件代码生成上表现得确实亮眼，但一遇到芯片验证这种特定工业场景，两个底层瓶颈立刻暴露出来：

第一，数据稀缺与“逻辑幻觉”。业界极度缺乏那种高质量、严格对齐的“自然语言描述—SVA断言”数据集。一旦直接让大模型无约束地生成，很容易产生虚构信号、遗漏时钟或复位语义，出现严重的“逻辑幻觉”。

第二，表面评测的局限。此前的技术手段大多停留在浅层的语法编译检查上——只要SVA能正常编译就算通过。但实际验证中，大量语法合规的SVA断言，其时序语义与设计意图其实存在明显偏差。行业里一直缺一个标准化、深层次的形式化语义等价评估手段。

以数据为中心：SVA Generator的高保真时序推理方案

图1展示的是整套SVA生成流程：用户输入自然语言描述，智能体生成对应的SVA，然后将没通过语法检查的SVA迭代重试，最终送入后续验证工作流。

为了让AI真正理解周期精准的时序依赖，研究团队没有走“单纯扩大模型参数”的老路，而是把突破口放在了数据高保真与逻辑强对齐上。

AST约束注入是数据构造侧的核心手段。在自动标注阶段，先对参考SVA做AST解析，分离出两类互补信息——AST Signals（时钟、复位、信号名等实体集合）和AST Structure（算子嵌套与时序拓扑）。前者约束描述中“可以出现哪些实体”，后者约束“实体之间如何在时序上关联”。这两类信息作为强约束注入标注过程，迫使生成的自然语言描述严格锚定原始代码，从而大幅抑制信号幻觉与时序语义漂移，为监督微调（SFT）提供高保真数据。

语法感知闭环迭代则是工程侧的实用技巧：在部署版本中，支持编译器错误日志自动反馈，模型可以依据诊断信息自我修正，直到输出通过语法检查；而在学术评测时，迭代循环被关闭，只以单次生成能力体现模型底座性能，保证跟通用大模型基线的对比客观严谨。

图1 SVA生成工作流

建立可复现的评测体系：分层基准与形式化等价检查

相比早期难度混杂、只盯着编译通过率的评估方式，这项研究更值得行业关注的产出，是建立了一套规范、开放且语义导向的评估与错误归因体系。

AST深度分层基准（D1–D4）以参考SVA的AST最大树深作为复杂度度量，把基准集划分为四个梯度：D1（树深=1，嵌套极浅）、D2（单层时序组合，比如固定周期延迟）、D3（多层算子嵌套）、D4（树深≥4，需要长链时序推理的深层嵌套属性）。这样就把语法覆盖与结构复杂度解耦了，支持细粒度的难度感知分析。

接下来是基于芯华章GalaxFV的形式化属性等价检查。采用形式化验证工具，在统一时钟与环境假设下，对生成SVA与参考SVA做双向蕴含检查，判定语义是否等价。如果不等价，再进一步归因为三类：约束过紧（生成SVA蕴含参考SVA）、约束过宽（参考SVA蕴含生成SVA），以及无关系。由此算出的语义等价率（SER = 等价数 / 语法通过数）直接度量属性级正确性，远比单纯的编译通过评估有价值。

在这个体系下，形式化工具暴露出来的深层语义失败模式——尤其是高层级（D3/D4）中显著上升的“无关系”占比——还可以作为反馈信号回馈数据构造流程，驱动对欠表征结构进行补充采样或约束规则强化，形成数据精炼的迭代闭环。

实验结果：复杂时序场景下的显著领先

在单次生成、无迭代重试的严苛条件下，SVA Generator的表现相当亮眼，详见图2。

图2 各基线在不同AST深度下的语法通过率与语义等价率表现

单次语法通过率（SPR）表现稳健。在代码合规性上，SVA Generator各层级表现稳定（D1高达99.6%，D2为98.5%，D3为83.8%，D4为74.2%），整体语法控制能力与主流强通用大模型处于可比水平。D1–D2层级基本持平，D3–D4层级通用大模型略占优势——说明深层嵌套结构对专用模型的语法生成确实构成了额外挑战。结构错误归因分析也显示，编译失败的主要来源是随AST嵌套深度增加而加剧的结构错误（Structure Error），这在所有模型中都是首要失败模式。

语义等价率（SER）实现了跨越式提升。在真正考验时序长链推理的复杂场景下，SVA Generator的优势非常明显。相比表现最佳的通用大模型基线（Gemini-3-Flash），SVA Generator在D2、D3、D4层级的语义等价率分别提升了24.5、26.0和17.5个百分点，D2–D4复杂区间的平均语义等价率提升达到了22.7个百分点。

当然，研究也客观披露了当前的局限。D4最深层时序场景的语义等价率为62.1%，错误归因显示“无关系”类语义漂移是该层级的首要失败模式。这为后续的数据增强与约束注入优化提供了明确方向——务实严谨的工程态度，才是一流研究该有的样子。

从初步验证工程可行性到完成学术固化，EDA国创中心、芯华章科技与智维创芯三方，走了一条务实、严谨、可落地的验证智能化演进路线。

目前，EDA国创中心的端到端数字芯片前端设计验证产品ChatDV，已经完成了对本次SVA Generator相关技术成果的集成，推动前沿研究从实验室走向真实工程场景。产业链上下游的用户，将能享受到更高效、更可靠的智能验证能力。

这次三方联合研究成果，不仅为大模型安全、可靠地落地工业级芯片验证流程提供了扎实的底层数据科学依据，也为中国集成电路产业走向设计验证智能化与自主化，夯实了关键技术支撑。

关于EDA国创中心

国家集成电路设计自动化技术创新中心（简称EDA国创中心）是经科技部于2022年12月批准成立的我国集成电路设计领域首个国家级技术创新中心。中心聚焦下一代电子设计自动化技术突破，以“智能EDA——计算一切电路”为理念，合成海量集成电路设计数据，研制电路生成专用工具，创新基于AI大模型的集成电路设计新范式，赋能集成电路设计产业。

关于智维创芯

智维创芯（南京）技术有限公司（简称智维创芯），是由EDA国创中心依据《数字芯片领域验证大模型项目孵化方案》，经东南大学、南京江北新区、EDA国创中心三方理事会共同批准并重点孵化的高科技企业。公司旨在研发基于大模型的芯片验证智能体，实现了验证平台自动生成、错误智能定位与修复、全栈式验证工具链集成等核心功能，并成功融入国际首个数字芯片验证大模型ChatDV的前沿成果。智维创芯专注于集成电路设计自动化与人工智能的深度融合，核心团队拥有丰富的EDA工具开发和芯片验证实战经验，在基于大模型的测试激励自动生成、验证覆盖率智能分析等方面具备独到技术优势，积极响应2026年《政府工作报告》“深化拓展‘人工智能+’，推动智能体规模化应用”的战略部署，致力于为高端芯片自主研发及复杂芯片验证提供智能化、高可靠性的全流程解决方案。

关于芯华章科技

芯华章聚焦EDA数字验证领域，提供从芯片到系统的敏捷验证解决方案，打造了完整的数字验证全流程工具平台。公司拥有超过200件自主研发专利申请，推出了十数款基于平台化、智能化、云化底层构架的商用级验证产品，可全面覆盖数字芯片验证需求。产品系列涵盖硬件仿真系统、FPGA原型验证系统、智能场景验证、静态与形式验证、逻辑仿真、系统调试以及验证云等领域，为数字芯片及系统提供全方位的验证支持。

来源：互联网